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シノプシスのIC Validator、TSMC社の40nm/65nmプロセスiDRC/iLVS向けフィジカル検証ツール認定を獲得

“インデザイン”フィジカル検証での顿搁颁/尝痴厂ルールファイル実行によりテープアウトを加速

2010年11月17日 カリフォルニア州マウンテンビュー発 -半導体の设计?製造ツールならびにIPの世界的リーダーであるシノプシス（新澳门六合彩开奖.、Nasdaq上場コード:SNPS）は本日、IC ValidatorがTSMC社の40nm/65nmプロセス向けインターオペラブルDRC/LVSルールファイルに適合したフィジカル検証ソリューションとして認定され、TSMC社に製造委託している企業向けに提供を開始したことを発表した。IC Validatorは、シノプシスのGalaxyデザイン?プラットフォームを構成するフィジカル検証ソリューションであり、IC Compilerとの協調動作により、インデザイン?フィジカル検証を実行する。インプリメント実行環境の中でフィジカル検証を実行することにより、配置配線担当の设计者はデザインの製造性を高めつつインプリメントを進めることができ、テープアウトまでにかかる期間を短縮することができる。今回の認定により、TSMC社の40nm/65nmプロセスを使用する多数の设计チームは、业界唯一のインデザイン検証フローのメリットを活用できるようになった。

TSMC社 デザイン?インフストラクチャ?マーケティング担当ディレクター Suk Lee氏は次のように語っている。「当社のOpen Innovation PlatformTM構想の柱であるiDRCならびにiLVSフォーマットにより、効率的なデザインルール開発と適用が可能となり、各種EDAツールによる統一的なルール解釈と当社のお客様への迅速なソリューション提供を実現できます。今回、厳格な認証プロセスを経て、シノプシス社のIC Validatorを当社の40nm/65nmプロセス向けiDRC/iLVSルールセットを備えたフィジカル検証ソリューションに認定しました。両社共通のお客様にご活用いただけます」

IC Validatorは、ルール全体を解析して高度なタスク並列実行に適した効率的なインストラクション細分化を行うことにより、その実行スピードを大幅に高めている。また、各種の分散処理に対応したハイブリッドなデータ分割処理やコマンド実行エンジンによって、ディストリビューション?コンピューティングやマルチスレッディングといった高度な分散処理にツール実行環境を自在に拡張できるため、最先端のプロセス?ノードで必要とされる複雑なポリゴン?ルールやエッジベース?ルールのコーディングやバリデーションも高速実行できる。IC Validatorは、生産用の実チップ開発プロジェクトに使用できる状況にあり、既に先進のファブレス半導体企業や半導体製造企業、ファウンドリなどで数多くのテープアウトに使用された実績を持っている。

IC ValidatorとIC Compilerは、データ?モデルとツール実行エンジンを共有することで、フィジカル検証とフィジカル?インプリメンテーションが統合された“インデザイン”フィジカル検証フローを実現している。これにより设计生産性の向上とサインオフ精度の设计結果品質を両立させることができる。これまでフィジカル设计?検証で用いられてきた“インプリメントして検証”する手法とは異なり、インデザイン?フローでは、テープアウト間近の最終段階になって设计修正を迫られる不測の事態を回避することができ、開発コスト増加要因となるインプリメント工程-サインオフ工程間の设计やり直しを削減することができる。インデザイン?フィジカル検証手法は、配置配線実行中に、インクリメンタルDRC、エラー自動検出/修正、タイミングドリブン?メタルフィル挿入、高速ECOバリデーションなどを実行できるため、フィジカル设计者は、最終的なサインオフ?チェックを容易にクリアできるマニュファクチャリング?クリーンなデザインを生成でき、かつテープアウトまでにかかる期間全体を短縮できる。

シノプシス 上級副社長兼インプリメンテーション?グループ?ジェネラル?マネージャー Antun Domicは次のように述べている。「シノプシスは、お客様の设计効率のさらなる向上を目指して、各種標準化活動やインターオペラビリティ確立への取り組みに積極的に協力しています。今回はTSMC社と緊密に協力して、インターオペラブルなファイル?フォーマットを開発し、同社の先進のプロセス?テクノロジ向けにIC Validatorの認証作業を行いました。今回の認定により、当社はインデザイン?フィジカル検証がご提供する実証済みのメリットを急増中の65nm以降のチップ设计チームの皆様にご提供してまいります」