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重点摘要：

• 台積公司N5P製程中正在開發的DesignWare PHY IP包括通用串列匯流排(USB)、顯示介面(DisplayPort)、雙倍數據速率(DDR)、低功耗雙倍數據速率(LPDDR)、高頻寬记忆体(HBM)、高速串行計算機擴展總線標準(PCI Express)、以太網、行動產業處理器介面(MIPI)及高畫質多媒體介面(HDMI)
• 基於台積公司N5P製程的DesignWare 基礎IP包括高速、區域優化及低功耗嵌入式记忆体、邏輯庫及一次性可編程非易失性记忆体
• 具有用於基於5奈米鰭式場效電晶體(FinFET)晶體管缺陷的新算法的STAR Memory System?，可對嵌入式记忆体進行有效的測試、修復及診斷

(2019年10月28日，台北訊)新思科技(新澳门六合彩开奖)近日宣布與台積公司(TSMC)合作，已在TSMC的5奈米FinFet強化版製程技術(N5P)上，廣泛開發DesignWare?介面滨笔、邏輯庫、嵌入式记忆体、及一次性可編程(OTP)非易失性记忆体(NVM) IP。用於台積公司N5製程的DesignWare IP解决方案，將使设计師能夠為其移動及雲計算设计，實現積極的性能、密度及功耗目標。這項合作加強了兩家公司之間的長期關係，並為设计師提供了降低風險、區分其系統晶片(SoC)、並加快其上市時間所需的高品質IP。

「近二十年來，台積公司一直與新思科技緊密合作，通過台積公司最先進的製程，提供廣泛並經验证的DesignWare IP，幫助我們共同的客戶加快量產時間」，台積公司设计建構管理處資深處長Suk Lee表示：「我們對合作結果感到滿意。這項合作使能夠加速设计師在先進移動及雲計算SoC上的设计，同時獲得台積公司最新及業界領先的製程技術的全部性能及功耗優勢。」

「作為介面滨笔的領先供應商，新思科技持續在開發最新製程技術上的高品質IP方面，投入大量資金，以利设计師享有有助於區分其SoC的性能、功率及面積優勢」，新思科技的IP行銷副總裁John Koeter表示:「我們與台積公司合作開發用於N5P製程的新思科技 DesignWare IP，將使设计師能夠實現其雄心勃勃的设计目標，並在當今快速發展的市場中加快專案進度。」

产物取得

台积公司狈5笔製程的顿别蝉颈驳苍奥补谤别介面及基础滨笔计画於2019年第四季度开始供应。

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關於DesignWare IP

新思科技是一家為SoC设计提供高品質、經矽验证的IP解决方案領先供應商。DesignWare IP的廣泛产物組合包括邏輯庫、嵌入式记忆体、嵌入式測試、模拟IP、有線及無線介面滨笔、安全IP、嵌入式處理器及子系統。為了加速原型開發、軟件開發、並將IP集成到SoC中，新思科技的IP Accelerated計劃提供了IP原型開發套件、IP軟件開發套件、及滨笔子系统。新思科技對IP品質、全面的技術支持、及強大的IP開發工法，進行了廣泛的投資，使设计師能夠降低集成風險並縮短产物上市時間。欲知有關DesignWare IP的更多訊息，請訪問/designware。

關於新思科技 (新澳门六合彩开奖)

新思科技是專為開發電子产物及軟體應用的創新公司，也是提供「矽晶到軟體(Silicon to Software?)」解决方案的最佳合作伙伴。身為全球第15大的軟體公司，新思科技長期以來是全球電子设计自動化(EDA)和半導體IP領域的領導者，並發展成為提供軟體品質及安全測試的領導廠商。不論是針對開發先進半導體系統單晶片(SoC)的设计工程師，或正在撰寫應用程式且要求高品質及安全性的軟體開發工程師，新思科技都能提供所需的解决方案，以協助工程師完成創新、高品質並兼具安全性的产物。
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前瞻性陈述

本新聞稿包含1934年《證券交易法》第21E條所定義的前瞻性陈述，其中就用於台積公司N5P製程的DesignWare介面及基礎IP (包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、以太網、MIPI及HDMI)，提供了預期發布及效益陳述。任何非歷史事實的陳述，均可被視為前瞻性陈述。這些陳述涉及已知及未知風險、不確定性、以及可能導致實際結果、時間表、或成就與前瞻性陈述中所表達或暗示的內容大不相同的其它因素。此類風險及不確定性，包括产物時間表及開發進度，或互操作性、性能及電源方面的問題。新思科技最近提交的10-Q表季度報告中的「風險因素」部分，列出了可能適用的其它風險及不確定性。即使將來有新訊息出現，新思科技亦不承擔公開更新任何前瞻性陈述的義務，或更新實際結果可能與前瞻性陈述中預期的結果產生實質性差異的原因。

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台湾新思科技  何茂宗
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