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重点摘要：

• IC Compiler II 與Design Compiler Graphical能提供一致的流程，達到最佳的功耗、效能與面積表現。
• StarRC、PrimeTime與PrimeTime PX能實現全流程實作及签核支援，以達成時序與功耗分析。
• 新思科技客製化平台(Custom Platform)具備先進的模拟解决方案，支援最新5奈米设计規則與FinFET裝置模型(device models)。

(台北訊)新思科技近日宣布其數位與客製化设计平台已通過台積公司最先進極紫外光微影(extreme-ultra-violate，EUV)5奈米製程技術的認證。此項認證乃植基於雙方在EUV製程上多年來的廣泛合作，進而提供高度優化的设计解决方案，加速新一代设计的發展。

Design Compiler^? Graphical synthesis工具經過嚴格的5奈米實施验证(enablement validation)，並在時序、面積、功耗和congestion等方面與IC Compiler^? II佈局繞線呈現相關性。透過通路銅柱(via-pillar)優化的增強、多位元記憶庫存(multibit banking)、腳連結(pin-access)優化等創新技術，Design Compiler Graphical 5奈米功能可提升效能、功耗與面積的表現。

實現高设计密度的關鍵在於IC Compiler II中的增強功能，可在優化過程中直接處理複雜、多變量(multi-variant)及二維元件擺置(cell placement)，同時將下游的可繞線度(routability)及整體的设计收斂(convergence)達到最大。

新思科技笔谤颈尘别罢颈尘别^?時序分析與签核解决方案中的參數晶片內變異(Parametric on-chip variation，POCV)分析經強化後，能準確地掌握因製程微縮(process scaling)與近臨界區超低功耗(near-threshold ultra-low-voltage)的節能運作所增加的非線性變化。此外，物理感知(physically-aware)ECO經擴充後能支援更複雜的佈局與電網设计規則，以改善雍塞(congestion)、佈局，並提升腳連結感知(pin access awareness)。

台積公司设计建構行銷處資深處長Suk Lee表示：「5奈米EUV製程技術是台積公司的核心里程碑，它將持續擴展我們在業界的最佳製程技術領導地位。我們與新思科技就流程的簡化與結果效率(time-to-results)的提升保持密切合作，讓雙方共同的客戶可以採用此新製程技術與新思科技设计平台。這項合作關係將為高效能運算與超低功耗行動應用帶來最大的process entitlement，我們也期待雙方能就下一代節點持續進行合作。」

新思科技行銷副總裁Michael Jackson說道：「先期的路徑搜尋(path-finding)與台積公司的廣泛合作，讓共同客戶能充分利用台積公司5奈米製程技術及新思科技的设计平台。雙方的合作也加速客戶取得5奈米製程技術，協助讓當前最高密度的设计快速進入量產，並具備同級最佳的功耗、效能與面積表現。」

應用於台積公司5奈米製程技術的新思科技设计平台之技術檔案、程式庫及寄生數據(parasitic data)已可透過台積公司取得。通過台積公司5奈米FinFET製程認證的新思科技设计平台主要产物功能包括：

• IC Compiler II 佈局繞線：全自動、支援全著色(full-color)繞線及萃取、能減少cell footprint shrink的全新佈局(placemen)與legalization technologies，以及用以達成高设计運用的advanced legalization及腳連接建模(pin-access modeling)。
• PrimeTime签核時序(signoff timing)：針對低功率與強化的ECO技術提供先進變異建模(variation modeling)，以支援新實體设计規則。
• PrimeTime PX功耗分析：先進的功耗建模(power modeling)，能準確地分析超高密度標準元件设计的漏電效應。
• StarRC签核萃取：先進建模可處理5奈米裝置，以及通用技術文件以確保從合成、佈局繞線到签核的寄生萃取(parasitic extraction)一致性。
• IC Validator實體签核：直接開發合格的DRC、LVS及填充程序執行檔(fill runset)，並在台積公司發佈设计規則的同一時間一併釋出。
• HSPICE^?、颁耻蝉迟辞尘厂颈尘^? 及贵颈苍别厂颈尘^?  模拟解决方案：具備支援蒙特卡羅法(Monte Carlo)的FinFET裝置建模；為類比、邏輯、高頻率及SRAM设计帶來準確的電路模拟成果。
• 颁耻蝉迟辞尘厂颈尘可靠度分析：用於5奈米贰惭规则的精确动态电晶体层级滨搁/贰惭分析，以及用於统计贰惭规划的贵滨罢运算。
• Custom Compiler?客製化设计：支援新的5奈米设计規則、著色流程、poly track region及新的MEOL連結要求。
• 狈补苍辞罢颈尘别客製化时序分析：為5奈米裝置帶來執行時間與记忆体優化、為FinFET堆疊(stack)提供POCV分析，並為客製化邏輯、宏單元(macros)與嵌入式SRAM提供強化的訊號完整性分析。
• ESP-CV客製化功能验证：為SRAM、宏單元(macros)及元件庫單元(library cell)设计進行電晶體層級(transistor-level)的符號等效性(symbolic equivalence)檢查。
  

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