DSO.ai
由人工智慧驱动的设计应用
瞭解更多 →
單一 SoC 和多晶粒系統的靜電放電(ESD)防護设计
您知道嗎？30% 以上的半導體故障是由靜電放電(electrostatic discharge, ESD) 造成的。為「高壓靜電場引發的靜電電荷快速、自發性轉移」，並會干擾電子系統的正常運行，從而造成設備故障。由靜電放電引起的損壞範圍涵蓋漏電(leakage)、短路、連接點斷裂、金屬化(metallization)熔毀、閘極氧化層破裂(gate oxide rupture)和金屬電阻器(resistor-metal)介面劣化等。由 ESD 引起晶片故障的實際範例可能包括智慧型手機產生電擊、健身追蹤器螢幕閃爍，或是自動緊急煞車系統故障。
為了能夠最大程度地減少 ESD 漏洞，半導體公司會將防護元件或電路整合至晶片中。基本上，這些元件透過建立低電阻率放電電流路徑(low-resistivity discharge current paths)，防止內部電路和防護元件本身在 ESD 情況下產生損壞。雖然在正確實作時防護元件可以產生效果，但是在最新製程節點上设计可抵抗 ESD的晶片，挑戰性日益增加。事實上，工程師將數十億個電路封裝至密集的單一系統單晶片 (systems-on-chip, SoCs)，剩餘可供ESD保護元件使用的區域有限，且必須謹慎佈局並經過验证。此外，多晶粒(multi-die)系統透過處理器、记忆体和互連(interconnection)之間熱(thermal)與電氣的繁複交互作用，將導致大量新的 ESD漏洞。
請繼續閱讀本文，了解 ESD不斷演變的挑戰如何促使半導體公司，使用新一代全晶片设计工具來增強傳統靜態檢查，快速分析晶片並模拟數百萬個 ESD 瞬態突波(transient ESD surge)。
设计具備 ESD 防護功能的晶片
在積體電路 (integrated circuit, IC) 中，ESD 事件，並消耗10-100 瓦特的能量。最大程度減少或防止靜電放電影響的第一步，正是设计具有 ESD防護功能的产物和組件。
表面或體積電阻大於或等於 1.0 x 1011 Ω的絕緣材料(insulative material)，有助於防止和限制電子流動。同樣地，消散材料(dissipative material)在絕緣材料與導電材料之間提供電阻。，這些消散材料的表面電阻應大於或等於 1.0 x 104 Ω，但小於 1.0 x 1011 Ω，或者其體積電阻應大於或等於 1.0 x 104 Ω，但小於 1.0 x 1011&苍产蝉辫;Ω。
除了絕緣材料和消散材料之外，ESD 晶載(on-chip)防護結構透過提供通往接地匯流排(bus)/電源導軌(rail)的安全 ESD 放電路徑，在屏蔽核心電路輸入、輸出和電源引腳方面發揮重要作用。這些「透明 (transparent)」防護結構一般會在系統正常作業期間維持停用狀態。當 ESD 事件發生時，防護電路會將引腳箝位(clamp)降至低電壓，並在釋放過量電流後關閉。
從 ESD 防護二極體到矽控(Silicon-Controlled)整流器
用於建立防护箝位的：
- 二極體(diodes)：二極體結構簡單，符合 ESD 低電壓應用的需求。出現順向偏壓(forward bias)時，二極體可視為最有效的防護元件之一，具有低導通電壓(turn-on voltage)和低導通電阻(on-resistance)，能夠處理 ESD 強電流。反之，二極體在反向偏壓的情況下，會展示高導通電壓、高導通電阻，以及低電流處理能力。
- 接地閘極 N 通道MOSFET (Grounded-gate n-channel MOSFET, GGNMOS)：通常用來保護基於 CMOS 的设计。雖然 GGNMOS 與傳統 MOS 在結構和工作原理方面相似，但是佈局技術有所不同，可以最大限度提升 ESD 效能。GGNMOS 元件可以在主動模式或突返(snapback)模式下作業，而後者模式被視為最常見、最有效的模式。
- 矽控整流器：矽控整流器 (silicon-controlled rectifier, SCR) 因為其雙極傳導機制，經常被稱為最高效率與最穩健的 ESD 防護元件。雖然 SCR 容易出現「閂鎖效應(latch up)」，即在 ESD 事件結束後仍傳導電流，但是使用優化的晶片设计可以有效緩解這個缺點。
验证晶片對ESD 瞬態突波的耐受度
半導體公司利用人體放電模型 (human body model, HBM)、元件充電模型 (Charged Device Model, CDM) 等各種元件層級標準，來验证晶片對ESD 瞬態突波的耐受度。，HBM 代表從站立的人體模型指尖傳遞到元件的靜電。HBM 一般由 100 pF 電容(capacitor)建模，透過高壓電源經由高歐姆(Ω)電阻器(一般為百萬歐姆megohm級別)充電，並接續透過開關元件和 1.5 kW (1,500 Ω)串聯電阻器放電。標準的 HBM 波形包括 2 到 10 奈秒(ns)的上升時間、0.67 安培/千伏安(amps/kilovolts)的尖峰電流，以及200 奈秒間距(width)的雙指數衰減。
當充電元件接觸接地物體時，就會發生 CDM 事件。具體而言，元件為電荷源，會透過接地物體放電。CDM 測試程序包含將元件佈局在場效電板(field plate)上，引線(lead)朝上，接著讓元件進行充電和放電。所有引腳都會進行同樣處理，即在正負電荷充電後放電。CDM 事件是現代電路中。虽然持续放电时间通常小於一奈秒，但是尖峰电流可以达到，造成電壓驟降和介電崩潰(dielectric breakdown)。
全方位全晶片 ESD 分析
半導體公司發現定期執行 CDM 測試並獲得一致結果的難度日益增加。由於 CDM 會直接受到環境影響，因此需要，來精準定義模拟變量。獲得這種資料並進行模拟比以往更具挑戰性，因為密集單一 SoC 通常包括數十億個電路，同時全新多晶粒系統在單一封裝的晶片之間，會引發熱與電氣繁複的交互作用。
事實上，ESD 故障可能會發生在金屬互連、ESD 元件本身，以及要防護的核心元件上。雖然金屬互連是 ESD 放電路徑的重要元素，但通常會透過手動方式、或是採用工具來進行評估；這些工具並非设计用在大型繁複晶片或在多晶粒系統上獨立模拟 CDM 電流。這就是為什麼現在半導體公司利用 ESD 全晶片工具來验证 金屬互連、ESD 元件本身，以及核心元件在發生HBM 和 CDM 事件時的相互關連性。
ESD 全晶片工具可以突顯出有風險的设计、精準定位易受影響的元件，以及自動產出電流密度違規和高電阻路徑的報告，並執行全晶片和封裝的瞬態模拟，分析所有互連、防護元件和電感器(inductor)、電感(inductance)與電容器等元件。此外，還可以同時執行電路佈局验证 (layout versus schematic, LVS) 前、後的無暇佈局(clean layout)分析，以快速識別與修正潛在問題。最後，分層除錯(hierarchical debugging)可以同時以宏觀和微觀層面檢視晶片设计，來提供關於ESD 漏洞的精細洞察(insight)。
结论
由於超過三分之一的半導體故障是 ESD 事件造成的，因此迫切需要大幅度減少ESD 漏洞。有鑑於此，晶片设计人員正在將防護元件和電路整合至晶片中，來建立低電阻率放電電流路徑。雖然防護元件在正確實作時是有效的，但是當工程師將數十億個電路封裝至密集的 SoC並建立多晶粒系統時，將會產生新漏洞，使得在先進製程節點上设计具有ESD防護功能的晶片更具挑戰性。為了精準验证 HBM 和 CDM 事件的互連、ESD 元件和核心元件，半導體公司轉而使用專為 ESD 设计的工具，從而在執行全晶片瞬態模拟和封裝的同時，全面分析所有相互關連性與元件。